imec在2024 IEEE超大規(guī)模集成電路技術(shù)研討會上展示創(chuàng)新CMOS CFET器件

來源：imec官網(wǎng)| 發(fā)布日期：2024-06-25 10:00:03 瀏覽量：

比利時微電子研究中心（imec）在2024年IEEE超大規(guī)模集成電路技術(shù)研討會（2024 VLSI）上首次展示了具有堆疊底部和頂部源極/漏極電功能的CMOS CFET互補場效應管元件。這一成果以創(chuàng)新的技術(shù)實現(xiàn)，提升了頂部元件的覆蓋率，展望引入CFET晶體管技術(shù)在未來A7節(jié)點（0.7nm）可能帶來的潛在影響。

imec邏輯芯片技術(shù)路線圖顯示，未來將在A7節(jié)點（0.7nm）引入CFET晶體管技術(shù)。結(jié)合先進的布線技術(shù)，CFET有望在不降低性能的情況下，將標準單元走線高度從5T降低至4T甚至更低。而在集成nMOS和pMOS垂直堆疊結(jié)構(gòu)的不同方法中，單片集成被認為是與現(xiàn)有納米片工藝流程相比，破壞性最小的方法。

imec的實驗展示了具有頂部和底部堆疊觸點的功能性單片CMOS CFET器件，柵極長度為18nm，柵極間距為60nm，n型半導體和p型半導體之間的垂直間隔為50nm。測試晶圓上的nFET和pFET使用一個公共柵極，頂部和底部觸點從正面連接。

確切的工藝流程包括兩個關鍵的CFET特定模塊：中間電介質(zhì)隔離（MDI），以及堆疊的底部和頂部相互接觸。據(jù)官方介紹，MDI是imec首創(chuàng)的模塊結(jié)構(gòu)，用于隔離頂部和底部的柵極，并區(qū)分n和p型半導體的閾值電壓。另一個關鍵模塊結(jié)構(gòu)是堆疊源極/漏極底部和頂部的觸點，需要通過電介質(zhì)垂直隔離，并應用底部觸點的金屬填充和回蝕，以及隨后步驟的電介質(zhì)填充和回蝕。

imec負責人表示，在開發(fā)基于正面開始加工的底部接觸結(jié)構(gòu)時，遇到了很多挑戰(zhàn)，可能影響底部接觸電阻，并限制頂部器件工藝窗口。然而，在2024年VLSI上，該機構(gòu)證實了這一設計的可行性，并指出這使得晶圓背面底部接觸結(jié)構(gòu)成為對業(yè)界具有強大吸引力的選擇。目前，imec正在進行進一步研究，以確定最佳的觸點布線方法。

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